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在电子学中，通道晶体管逻辑 （PTL: pass transistor logic），描述了几个用于集成电路设计的逻辑家族 。它使用减少冗余晶体管的方法，减少了用于制作不同逻辑门的所需的晶体管数量。 晶体管作为开关用于导通电路节点之间逻辑电平，而不是作为与电压源直接连接的开关. 此减少了有源器件的数量, 但有一个缺点即输出电平可能不会再高于输入电平。每一个串联的晶体管使得输出电压低于输入电压。 如果几个器件在逻辑路径中串联，一般都需要一个传统的门去恢复信号电压到满值；而作为对比, 传统的CMOS逻辑总是作为电源轨道的晶体管开关，故逻辑电平在串联中不会减少。
既然因为输入信号与输出信号之间少了一些分隔，设计者必须注意评估一些意外的电路路径的影响。为了使设计正确工作，设计规则限制了电路的安排，所以可以避免一些隐蔽的路径、电荷分享、与低速的开关。 仿真的电路可能需要去保证足够的性能。
互补通道晶体管逻辑（CPL）或差分通道晶体管逻辑是具有某些优点的一个逻辑家族。它通常用于多路选择器与门闩.
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* 陈明才/译，《开放配偶》，台北市：唐山，2001年。
* 赖声川/译，《一个无政府主义者的意外死亡》，台北市：唐山，2001年。
* 林佳静，【达里欧.弗的嘉年华剧场 : 《神秘的喜剧》、《不能付款?不愿付帐!》与《一个无政府主义者的意外死亡》】，国立中兴大学外国语文学系，1999年。
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